基础的ASIC设计步骤-福建体彩

本文摘要:在RTL级编号时理应尽量减少应用例化标准单元门的方法编号,这不但降低编码的易读性,当应用新的模块库或是新的加工工艺时,这种编码就务必反复的修改,综合性专用工具也会对这种编码进行逻辑性提升。一般来说,为了更好地必须更优的综合性和STA,务必对设计进行区别,一般的标准是将多线程时钟域中间有数据传输的一部分独立国家出去分离应急处置,别的的控制模块都会单一的即时时钟域中工作中。

废黜

ASIC的多元性大大的提高,另外加工工艺在大大的地改进,怎样在较短的時间内产品研发一个稳定的可赏识的ASIC处理芯片的设计,而且多次重复使用流片成功,这务必一个成熟的ASIC的设计方式和研发流程。文中结合NCverilog,DesignCompile,Astro等ASIC设计常用到的EDA手机软件,从加工工艺自觉性、系统软件的可靠性、多元性的视角比照各种各样ASIC的设计方式,解读了在编号设计、综合性设计、静态数据时钟频率剖析和时钟频率建模等环节经常忽视的难题及其避免 的方法,进而促使全部设计具有可预测性。

  1基础的ASIC设计步骤  ASIC设计步骤能够细分为前端开发设计和后端开发设计,假如务必更为粗的区别,能够分成以下好多个流程:  1.还包含体系结构剖析设计、RTL编号及其作用检测;  2.逻辑性综合性、PreLayoutSTA及其方式检测(RTL编码与逻辑性综合性溶解的Netlist中间);  3.Floorplan、Placement、ClockTree放进及其全局性走线(GlobalRouting)  4.方式检测(逻辑性综合性的Netlist与具备CT信息内容的Netlist中间)、STA;  5.DetailedRouting,DRC;  6.PostlayoutSTA,具备反标推迟信息内容的门级建模;  7.Tape-Out  自然,这還是一个比较细的步骤,在其中每一个流程还能够分到更准,一般来说常说的前端开发设计关键还包含所述步骤中的1,2,4,6这好多个一部分。另外,这一步骤是一个递归的全过程。

针对一些一般来说的难题及其在其中的一些方式,早就有很多的参考文献中谈及,文中将依然过多阐释,因而文中切实于争辩在设计每个环节中一些更非常容易轻视的或是有可能带来潜在性危险因素的地区。  2结构特征设计、RTL编号  这一环节在全部ASIC设计中占据十分最重要的影响力,结构特征设计环节关键是指商品的作用界定到达,对商品应用的加工工艺、功能损耗、总面积、特性及其成本进行可行性分析的评定,进而制定适度的设计整体规划,针对经营规模非常大的ASIC设计,在这里一环节可能处理芯片的功能损耗总面积十分艰辛。

  在这儿引入一个ASIC设计中很最重要的定义:区别(Partitioning),在各有不同的设计环节这一定义都将谈及。最先,必不可少在处理芯片的Top-1级进行作用区别,Top-1级一般来说能够分为4个大的程序模块,IOPads、界限扫瞄逻辑性、关键作用逻辑性,及其PLL时钟控制模块,随后再对关键作用逻辑性根据作用更进一步优化。关键作用一部分将是RTL编号设计的关键一部分,下边就这一部分开展表述。  2.1不错的编号设计风格  编号设计风格对处理芯片的准确性、易读性、可扩展性及其综合性后处理芯片的特性、总面积都是有非常大的危害。

自然界,针对编号中遇到的全部难题一一诠释并不是一篇毕业论文能够做的,下边只对一些经常遇到的有可能造成不正确的地区进行关键表述。  不管从可赏识设计的视角還是编码建模不负责任与具体处理芯片的不负责任一致性的视角而言,应用加工工艺独立国家的设计是适度的,一些技术工程师在编号时有可能选用一些推迟模块或是延迟线,来溶解一个单脉冲来作业者,因为推迟模块对溫度、工作电压及其生产工艺流程敏感,这种要素的变化也不会变化溶解的单脉冲的总宽,因而,有可能在建模的情况下没什么问题,或是在一些作业者标准下没什么问题,而具体处理芯片工作中时或是工作中标准变化时处理芯片就没依照设计总体目标工作中了。  在RTL级编号时理应尽量减少应用例化标准单元门的方法编号,这不但降低编码的易读性,当应用新的模块库或是新的加工工艺时,这种编码就务必反复的修改,综合性专用工具也会对这种编码进行逻辑性提升。

  别的难题如:因为没对全部的标准支系取值引起潜在性的Latch问题、always块中的敏感目录难题,及其阻塞取值和非阻塞取值的随意选择难题许多 参考文献上都谈及,就依然过多阐释。下边谈及一个更非常容易轻视的难题,在界定时钟频率块时,一些信号是务必废黜的,一些不务必废黜,假如编号时把他们写成在一个always块中,综合性出去的电源电路就并不是大家构想的。针对这些不务必废黜的信号,综合性后有可能把废黜信号连到相匹配的触发器原理也就能尾端,那样导致RTL编码和Netlist的不负责任不完全一致,而这种难题在方式检测时也不上寻找,务必根据很多的门级建模才有可能寻找。

  ASIC设计理应尽量减少应用Latch做为时钟频率模块,Latch设计潜在性的难题,如:假如也就能輸出尾端有Glitch,就不容易导致锁存噪音数据信息。或是你需要确保数据稳定時间能够撕掉也就能信号,可你难以保证 在也就能再开的一瞬间D輸出尾端没Glitch,特别是在在对接系统总线数据信息的情况下。另外,Latch设计还带来STA和DFT的艰辛,而应用触发器原理的设计,根据Setup/Hold時间的查验另附这种难题。

因而,虽然Latch设计有总面积、功耗等层面的优点,因为这种潜在性的风险性促使设计看起来不效率高,因而不举荐用以。  尽量减少把时钟当做信号用以,在RTL检测的时候会经常会出现什么问题,可是,假如在后端开发设计的情况下忽略了对这种点的时钟skew操控,就不容易造成出乎意料的結果。比如:  例证1:    这一编码在RTL级建模时是会出现一切难题的,在其中潜在性的难题再作后边争辩。  2.2即时设计和跨过时钟域传输数据  虽然多线程系统软件有很多优点,如功耗,也没实时系统中让技术工程师疑惑的时钟产自及其skew难题,可是其简易的各种各样问好协议书,及其多线程电源电路在检测上的艰辛,促使实时系统還是数字电路设计设计的采用。

即时设计的一个特性便是全部的时钟频率模块全是对统一的时钟边缘敏感。要使全部处理芯片只应用一个时钟并不实际,因而,多线程时钟域中间的传输数据及其在其中的一些难题将是这节争辩的关键。  一般来说,为了更好地必须更优的综合性和STA,务必对设计进行区别,一般的标准是将多线程时钟域中间有数据传输的一部分独立国家出去分离应急处置,别的的控制模块都会单一的即时时钟域中工作中。

针对这种控制模块怎样在综合性全过程中相近应急处置在下面的章节目录中争辩,这节关键争辩在编码设计中务必充分考虑的难题。  多线程时钟中间的亚稳态(Metastability)难题,亚稳态主要是因为被抽样数据信息的转变十分周边抽样时钟的边缘引起的,那样对接(抽样)触发器原理的键入便是亚稳态,并在传送全过程中收敛性而造成逻辑错误,也就是一般来说常说的即时结束。在即时时钟域中的这类难题是Hold难题,能够根据EDA专用工具或放进buffer防止,由于EDA专用工具能够检验到这类难题。

那麼在多线程对接设计中根据二级Flipflop来防止这类有可能经常会出现的亚稳态。如今也是有专用工具检验编码中有可能经常会出现的亚稳态难题。多名对接操控信号中间的skew引起的难题如图所示1,假如在其中一位如C2推迟低于C1,Ck抽样的数据信息就变成了C2=1,C1=0,假如依照无skew传送的波型是C2rsquo;的模样,理应是00才对。

而skew是难以避免的,有可能是因为C2C1信号的Launch时钟自身的skew引起,也有可能是传送推迟引起。针对比较简单的状况,我们可以根据改动逻辑性,尽量让操控信号是1位宽。而那样的难题某种意义经常会出现在多名长的数据信息对接状况。

废黜

这时候一般来说举荐用以多线程FIFO对接,或是根据问好协议书对接。有的系统软件设计数据传输协议书之誓,多线程对接全过程中,当某一恶性事件再次出现后(如图所示1中抽样到V信号为1后)的一个Cycle后(还可以之誓好几个Cycle)数据信息认可是精确的;还可以防止这类skew难题,可是,这类搭建务必后尾端设计时保证 这种涉及到信号的skew会高达之誓的周期时间,另外发送至方的数据信息还要保持良好的周期时间数。

如图所示1中C2”信号,假如skew2>Period(一个CKCycle),则收到V信号一个Cycle后抽样数据信息還是不正确的。  2.3废黜对策  废黜信号中最关键的难题是Removal,也就是要保证 全部的触发器原理必不可少在同一节奏感内离开Reset情况,此外,Reset信号顺利完成的時刻没法与时钟边缘过度周边,以防止触发器原理转到亚稳态(Metastability)。

即时废黜和多线程废黜各有利弊,不好说哪样更为有优点。除开在编号设计风格时提到的一个难题,在这儿再对二种对策中有可能经常会出现的难题进行剖析表述。  即时废黜有一个好处便是废黜的時刻再次出现在时钟的边缘,那样能够防止废黜信号的Glitch。

如果是內部生产制造的Reset信号,就必不可少保证 Reset单脉冲有充裕的长,至少两个Cycles,必须让时钟抽样到。另外,这也是它的缺陷,因为它务必一个主题活动的时钟,在通电时没法对一些电源电路造成废黜。此外,综合性有可能把即时废黜的逻辑性后退到触发器原理的D輸出尾端,做为一般的信号解决,因为Reset信号一般来说有传送特性阻抗和推迟,那样应急处置不容易导致DataPath上较长的推迟。

  多线程废黜的仅次好处便是不务必主题活动的时钟,针对一些务必通电废黜的电源电路,如系统总线,是很适度的;另外,不象即时废黜那般,废黜信号不容易被用以D端輸出逻辑性,促使全部DataPath十分干净整洁。假如多线程废黜有Glitch有可能使处理芯片转到废黜情况,这时候能够根据二级DFF对接Reset,再作根据tree给废黜触发器原理用以,那样能够防止輸出引起的Glitch,假如设计中有好几个时钟域,能够对每一个时钟分派2个DFF对接Reset信号。  2.4自动门时钟  GatedClock关键的优势取决于必须降低功耗总面积,还可以改动逻辑性进而提高頻率。在编号时务必充分考虑无Glitch的自动门信号设计。

另外,在DFT设计时,因为触发器原理的时钟是前一级逻辑性的键入(别的衍化时钟也是有某种意义的难题),为了更好地检测这类触发器原理,务必为时钟降低一级Mux,在长期工作模式下,应用衍化时钟,在扫瞄检测时应用长期的时钟。自动门时钟的关键难题经常会出现在综合性、CTS放进及其STA剖析的情况下,在后面将进行特别是在的剖析争辩。

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